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让摩尔更进一步（120629）: 热度 1 ymin 2012-6-29 08:57; 让摩尔更进一步（ 120629 ）闵应骅极限尺寸的 CMOS 逻辑电路和存储器，作为二进制开关的晶体管和存储单元，其拓扑结构和版图还有前进的空间。为了控制场效应晶体管（ FET ）的电子迁移，在通道区域构造能量势垒。其高度和宽度就决定了晶体管的基本特性，譬如晶体管大小、开关速度、运行电压、关闭时的漏电流等。该文说明，如果用 F 表示 MOSFET 源、漏、和通道的最小尺寸，那末，最小开关的平面布局大小是 3F X F 。相互连接的尺寸也是 F 。 F 的极限尺寸应该是 4~7 纳米。这个时候，关闭时的漏电流可能是一个比较严重的问题。不同的应用对于这些性能的要求也不一定相同。这方面的研究和争论已有许多。对于电子存储器，不论是闪存 (Flash) 、动态随机存储器 (DRAM) 、静态随机存储器 (SRAM) ，都是用特定地点的电子之出没表示状态 0 或 1 。为了要保持信息，能量势垒必须足够高。理论推导表明，这种浮动门细胞约为 10 纳米。许多技术细节都是电子工程领域的研究内容，可以说超出了计算机领域人的知识范围。计算机学者可以介入的研究是关于 2-D 和 3-D 逻辑和存储电路的版图问题。如果以 F 为边长的小方格计算，一个门需要 3 个方格，一个连接需要 3 个方格。一个开关平均需要 8 个连接方格，连接长度平均为 (6~8)F 。理论分析表明，在逻辑电路中，晶体管本身的能耗只占整个电路能耗的 22% 。因为连接所占的方格数是大部分，每一个方格消耗的能量是差不多的。三维（ 3-D ）集成现在是大家常说的一个话题。在逻辑电路中， FET 层的厚度约为 3F ，包括门的垂直延伸和 1/2 层间绝缘，而连接层的绝缘厚度为 2F 。这么紧密的安排至少需要附加 3 个连接层，因此，逻辑电路一层的厚度为 9F 。而存储器电路的厚度为 6F 。另一种 3D 集成电路的方案是用 TSV （通孔硅技术）的 3D 互连。这是所谓 2.5D 封装技术的扩展。 TSV 作为新一代封装技术，是通过在芯片和芯片之间，晶圆和晶圆之间制造垂直导通，实现芯片之间的互连。这里的设计技术包括在什么地方设置通孔？一个芯片能设置多少通孔？怎么保证通孔的可靠性？等等。不过，值得注意的是：芯片线宽如果是 22 纳米，而通孔的直径由于工艺制造的原因需要达到微米级。那就相当于在高速公路上行驶的汽车，前面有一个直径达到 1 公里的大坑，掉下去容易，绕着走就困难了。这个问题搞计算机的人也许能出些主意。; 个人分类: 微电子|4179 次阅读|2 个评论

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