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公式的力量: bingansuan 2019-8-23 19:26; 读了两遍《基因传》，几百页的书，愣是只记住了一个公式: 表型＝基因+环境+触发器+概率。在很久以前的认知里，一直是表型＝基因型+环境（P＝G+E），而在悉达多的表述里已经突破了原来的限定，加入了触发器和概率这两个因素。这个调整，确实将表型决定因素更加具象了，之所以这样讲，是因为部分人会争辩，悉达多并没有做出太大的创新，只是将原公式的“环境”因素（此处环境可理解为对应内部自身“基因”因素之外的一切外部因素，是广义环境说，非狭义环境说），拆解为3个子因素:环境、触发器和概率。个人理解，这神来之笔，既丰富了理论框架，又符合常识，更便于进行复杂表型的解释。如果狭义地去理解，复杂疾病表型，确实和多因素相关。以遗传性乳腺癌发生为例，2017 年剑桥大学科学家在《美国医学会杂志》上发表了一项大样本队列研究报告，分析了6036 名BRCA1基因突变携带者和 3820 名 BRCA2 基因突变携带者。总数近万例基因突变携带者的分析，评估了突变携带者发生乳腺癌、卵巢癌、对侧乳腺癌的年龄相关风险，旨在预估有这些基因突变的女性罹患乳腺癌或卵巢癌的年龄特异性风险。该项大人群前瞻性研究历时 14 年，从 1977 年延续至 2011 年，研究人员发现：携带BRCA1基因缺陷的女性中有72%会患乳腺癌，44%的人在80岁时会患上卵巢癌；同样他们发现69%的携带BRCA2基因缺陷的妇女会患乳腺癌，17%会在80岁患上卵巢癌。具体数据可见下图：罹患癌症的风险也受患者家族史和突变位点的不同而出现差异。这只是基因层面的变异因素，乳腺癌的最终发生还需要其他因素的叠加，诸如环境因素，包含生活方式，心理压力，饮食结构，居住环境等外部因素的累积效应，最终传达到系统、组织和细胞层面，在这之间也会发生大大小小的随机事件，导致细胞内异常代谢累积出现变化，直到某个事件成为触发器，突破阈值，扣动扳机。个体出生时就好比得到了一把枪，弹夹（环境）、子弹（突变基因）起初都是分离的，一生之中，如果它们没有被正确的组合到一起，没有被拔掉保险栓（概率），没有被扣动扳机（触发器），一生相安无事。那些我们不能控制的因素，如基因、概率和触发器，我们无法改变；但环境，我们可以选择性去适应，如作息，饮食，运动等，再加上一点点好运气，或许会让此生我们远离疾病。但若，栓已拔下，子弹上膛，命运一直等待的触发器，终于成为压倒骆驼的最后一根稻草，子弹最终将呼啸着从枪管射出。如果宏观地去看这个公式，它也揭示了另外一些规律，譬如企业经营。基因是创始人的“基因”，即是创始人的发心、格局、视野和胸怀等自身因素；环境是企业创办的天时地利人和，时间太早了成了烈士，时间太晚了也成了烈士；地处商业观念发达之地还是野蛮蒙昧之处，也很关键；团队相互能力互补，价值观一致还是每人都有一个主意都是外界环境因素；触发器则是那些无人能够控制的随机事件，如1998年的亚洲金融危机、2000年的互联网泡沫、2003年的SARS，还有2018年的毛衣战，概率或许可以称之为运气吧。集齐七颗龙珠，才可以召唤神龙，看一下上面的公式，我们发现企业经营原来也是集齐龙珠的游戏。 1916年广义相对论预测了引力波，2016年6月16 LOGO合作组宣布发现了引力波，这之间恰恰时隔100年，让我们惊叹爱因斯坦理论的威力。悉达多的公式不能预测什么，但揭示了表型的影响因素。如果理论的威力在于预测，那么公式的力量就在于具象。; 个人分类: 科普阅读|3212 次阅读|0 个评论

触发器: lcj2212916 2012-1-2 12:03; http://radarew.5d6d.com/thread-533-2-1.html; 1900 次阅读|0 个评论

脉冲技术中触发器简单小结: williammilo 2010-2-3 08:07; 我的博客已经搬家到 xiongbox.com 欢迎访问熊伟博士的网站！本文永久链接 http://xiongbox.com/脉冲技术中触发器/ 1.触发器是在外加信号触发下能转换工作状态的电路,通常用触发器的输出端电压表明其工作状态。 2.触发器分为两类。一类称为双稳态触发器，它有两个稳定的工作状态。在外加信号触发下电路可从一种稳定的工作状态转换到另一种稳定的工作状态。另一类称为单稳态触发器，它有一个稳定的工作状态和一个暂时稳定的工作状态。无外加信号触发时触发器处于稳定的工作状态，在受外加信号触发后触发器从稳定的工作状态转换到暂时稳定的工作状态，经过短暂时间后，自动返回到原来的稳定工作状态。 3. 双稳态触发器可用来构成各种计数器、分频器和寄存器等。 4.射极耦合触发器又称施密特触发器，它也由两级反相器直接耦合而成。第一级反相器的输出端是第二级反相器的输入端。第一级反相器的输入端接输入触发电压，第二级反相器的输出端提供输出电压。两级反相器通过公共的发射极电阻耦合在一起，因而称射极耦合触发器。射极耦合触发器可用于波形的整形和鉴幅。 5.单稳态触发器可用于脉冲整形和脉冲延时。各种触发器的逻辑符号及其真值表各种触发器均可由分立元件构成，也可由集成电路来实现。但随着集成电路技术的发展，集成触发器品种逐渐增加，性能优良，应用日益广泛。; 个人分类: 电子信息工程与计算机科学|3096 次阅读|0 个评论

CPU设计我要让更多的人掌握它（续3）: accsys 2010-1-4 03:22; 2.2.2 组成存储设备的器件计算机核心器件除了运算器之外，存储设备也是非常重要的组成部件。 2.2.2.1 触发器与寄存器我们知道电信号传播的速度是同光的速度一样，300000km/s。因而电路输入端信号在输出端引起反应要经过一定的时间。可是电信号在一般电子器件中穿行的距离太小，因而许多小的电子器件电信号穿行的时间可以忽略不计。如果想让信号保留一段时间，必须用专门的设备，这种设备叫触发器，也称为锁存器。一个触发器只能记录一位二进制数。如果将多个触发器组织在一起，并且能够人为地控制保存数据的时间，能够根据需要设置所保留的数据，这个设备就叫寄存器。 Verilog HDL语言将触发器看作寄存器的特例，用reg来描述寄存器。例如，reg a,b;定义了一个16位的寄存器。对寄存器的赋值也简单用=或=符号进行。前者叫阻塞赋值，如果有多个这样的赋值表达式，要由前向后逐个进行。后者叫非阻塞赋值，多个这种赋值表达式可以同时进行。例如，a = 8b10101000; b = 8b10000011; 要先给a赋值，然后再给b赋值。如果将此处的=换成=则a、b的赋值是同时进行的。赋值表达式的右侧是二进制常数10101000和10000011的表示，b是二进制表示符，单引号前面的数字是二进制数的位数。如果用其他进制表示数也可以，但前面的长度仍然用二进制的数码长度。例如，a = 8b10101000；可以表示成 a = 8hA8；或a = 8o250；字母h代表十六进制，o代表八进制。实际的电路并不像Verilog HDL语言书写的那样简单，而必需转化成能够完成置数和保存数的电路。 2.2.2.1.1 D型触发器图 2 -6是一个D型触发器，能在CLK瞬间为1时让D的值在Q端保持。图 2 -6 D型触发器若CLK=1，则 S=D，R=D。如果此时D=1，那么S=1，R=0；由于门电路都是高电位起作用，所以或门再通过一个非门（或非门），使Q=0，于是瞬间形成Q=1,Q=0的状态。在CLK=1时，若D=0，那么S=0，R=1；由于或门电路高电位起作用，再通过一个非门，使Q=1，于是瞬间形成Q=0,Q=1的状态。可见不论D为何值，当CLK=1时，总有Q=D。若此后CLK=0保持，则使S=R=0保持，但由于Q和Q的反馈作用和或非门的特点，Q=D的状态会一直保持，这是一个稳定的状态。不难看出CLK=0的时间长短，决定着前面进入的D的值保持时间的长度。 2.2.2.1.2 前沿触发器 D型触发器通过CLK=1能够将D的值保持，但实际电路中D的值变化很快，快到CLK=1的时间段内，D的值发生多次变化，也就是我们得到的值不一定是我们所要的那个值。一个直接的想法是让CLK=1的时间非常短，短到D的值来不及变化的程度，还有一个办法是让某个时刻的D值保持不变。图 2- 7就是为了解决这个问题而设计的。图 2 -7 前沿触发器及简图图 2 7(a)中将两个D型触发器连接成一个前沿触发器。CLK=0时，通过一个非门的作用，使左面一个D型触发器不断将输入端D值传给其Q端输出，但右面的D型触发器由于CLK=0，故仍然保持原来的值。而当CLK由0变1的瞬间，通过图中的非门电路，左面一个D型触发器的外面输入被封锁，右面的D型触发器接收的输入就保持D被封锁前的最末的值。此后，不论CLK的值是否变成0，右面D型触发器的输出端总是前面那个CLK由0变1的瞬间的外界的那个D值。由于CLK由0变1的瞬间是矩形波形的前沿，得到的D值就在 CLK的前沿，故称图 2- 7的触发器组合为前沿触发器。可知，前沿触发器能够准确地捕捉数据信号。前沿触发器使用时用简单的图 2- 7(b)图形符号表示。 2.2.2.1.3 寄存器将多个前沿触发器顺序排在一起，就组成了能够将多位数据保存在两个CLK=1的间隔时间内的寄存器。如果想控制保存的时间，只要在CLK线路上加一个与门电路，与门的一个输入端还是原来的CLK，这样用另一个输入端就可以控制所有的前沿触发器保存数据的时间。图 2 -8是寄存器的简图。图 2 -8 寄存器图 2 -8中斜线上方的数字表示多股线的条数。寄存器一般也用矩形来简单表示，将与门隐藏进矩形内，外面多标出一条控制线k。 2.2.2.2 计数器用硬件程序设计语言解决寄存器加减运算是非常容易的事，因为只要定义了寄存器变量，就可以用加减运算符号表达出来。计数器是能够作加一运算和减一运算的寄存器，它的动作要远比将寄存器的数送到运算器，做完加减一或减一之后再回送寄存器的速度快得多。计数器的构造和工作原理，暂时不懂也不影响用Verilog HDL编写设计程序。如果读者想深入了解，请参考姜咏江写的《计算机原理教程》一书的120页至121页，或者参考《计算机原理综合课程设计》一书的82页。 --- 待续 ---; 个人分类: 计算机核|4348 次阅读|0 个评论

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